Verilog
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[Verilog][기초문법] 모듈, 포트개발/Verilog 2022. 1. 5. 21:09
모듈 포트와 연결 모듈의 포트는 기본적으로 3가지 타입으로 정의한다 input 입력, reg 선언 불가능 output 출력, reg 선언가능 inout 입출력, reg 선언 불가능 포트 선언은 2가지 방법이 있다. 포트에 이름을 적고 모듈 내부에 입출력 방향을 정의하는 방법 module test(sum, cout, a, b, cin); output [1:0] sum; output cout; input a, b; input cin; ... endmodule C style, 포트에 이름과 입출력 방향을 동시에 정의하는 방법 module test( output sum, output cout, input a, input b, input cin ); ... endmodule 외부의 신호를 모듈과 연결하는 방법에는..
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[Verilog][기초문법] 데이터 형개발/Verilog 2022. 1. 3. 23:27
베릴로그는 디지털회로를 설계하기 위한 언어로서 회로의 상태를 표현하기 위해 4가지의 값을 지원한다. 논리값 의미 0 논리적 0, 거짓 1 논리적 1, 참 x 알 수 없는 논리값 z 하이 임피던스, 플로팅 x 는 unknown 또는 don`t care 로 취급할 수 있다. 또한 신호강도를 모델링하기 위한 키워드들을 지원한다. 실제로 쓰이는건 못봤다. 아마 트랜지스터 레벨에서 모델링을 할 때 쓰이는것 같다. 신호강도 형태 supply driving strong driving pull driving large storage weak driving medium storage small storage highz high impedance 아래에서 위로 갈 수록 신호강도가 세지며 서로 다른 강도를 갖는 신호가 충돌..