[Verilog][기초문법] 인스턴스 배열

인스턴스 배열은 반복적으로 모듈을 인스턴스화 할 때 유용한 문법이다

 

wire [3:0] a, b, c;

// and 게이트 인스턴스 배열
and and_gate [3:0] (a, b, c);


// 위는 아래와 같이 풀어쓸 수 있다
and and_gate0 (a[0], b[0], c[0]);
and and_gate1 (a[1], b[1], c[1]);
and and_gate2 (a[2], b[2], c[2]);
and and_gate3 (a[3], b[3], c[3]);

4개의 and 게이트를 인스턴스했다. (a = b&c)

 

인스턴스 배열을 선언할 땐 신호들끼리 벡터의 길이가 같아야한다.